图a)所示电路中，复位信号、数据输入及时钟脉冲信号如图b)所示，经分析可知，在第一个和第二个时钟脉冲的下降沿过后，输出Q先后等于（）。附：触发器的逻辑状态为：
A、0，0
B、0，1
C、 1，0
D、1，1
B、0，1
C、 1，0
D、1，1
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图示为JK触发器和与非门的组合，触发时刻为cp脉冲的下降沿，触发器输入信号为：
输出波形为Q所示,。两个脉冲的下降沿后Q为高电平。
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