由两个主从型JK触发器组成的逻辑电路如图a)所示，设的初始态是0、 0,已知输人信号A和脉冲信号cp的波形，如图b)所示，当第二个cp脉冲作用 后，将变为：

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该触发器为负边沿鲒发方式，即当时钟信号由高电平下降为低电平时刻输出端的状态可能发生改变。 

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